CMOS의 결함 (Latch up)

이번에는 CMOS를 latch up 위주로 알아보겠습니다.

 

우선 CMOS란 PMOS와 NMOS가 같이 들어가 있어서 서로가 동작 안할 때 서로를 채워주는 역할을 하게 됩니다.
이러한 CMOS의 가장 큰 특징은 전력이 거의 0일정도로 전력 효율이 좋다는 점입니다.

 

CMOS Latch up 구조

CMOS는 위의 그림과 같습니다. n-mos와 p-mos 떄문에 구조적으로 많은 pnpnpn결합이 만들어지게 됩니다.
이러한 pnpn 결합은 저번 글에서 배웠듯이 latch up 현상을 일으킬 수도 있게 됩니다

* 아래는 논문에서 따온 글입니다.
CMOS 입력 라인은 NMOS 게이트에 연결된다. 게이트, P-WELL, 그리고 이 들 사이에 위치한 게이트 산화막(gate oxide film)이 커패시터를 형성하고, 이 것은 고주파수를 쉽게 통과시킨다. 큰 dV/dt(대형 고주파수 컴포넌트) 특성을 가진 노이즈가 입력 라인을 따라 유입되 면, 이와 같은 노이즈가 게이트 산화막 을 통과하여 P-WELL까지 도달할 수 있 다. 이로 인해 PNPN 접합이 온 상태로 전환되어, 결과적으로 전력공급장치로부 터 GND로 공급되는 대전류가 발생

 한마디로 갑자기 입력으로 강한 전압이 인가되거나, 게이트로 노이즈가 들어오게되면 사이리스터의 래치업 효과처럼 예기치 않게 cmos가 작동이 되게 됩니다. 사이리스터에서 배웠듯이 이러한 래치업 효과는 pnpn 결합이 pn 결합으로 바뀌기 때문에 게이트의 전압이 0이되더라도 계속 전류를 흐르게 됩니다. 이러한 과전류는 화재를 발생시킬수 있다고 합니다. 이러한 래치업 효과를 없애기 위해서는 아예 소자 전원을 끄는 방법 밖에 없습니다.

이러한 래치업 효과를 막기 위한 예방방법은
1. 게이트 노이즈 방지
2. 규정한 파워-온 절차 준수
3. 전력선과 전선에 과도 전류 차단
입니다!