FINFET의 기술 - Epitaxy 성장을 통한 Mobility 상승

안녕하세요

오늘은 핀펫의 핵심적인 기술 중 하나인 Epitaxy 성장에 대해서 한번 알아보려고 합니다.

 

일단 FINFET의 Source, Drain 만들어지는 것을 알기 전에

Planar 공정부터 알아야 겠죠?

 

일단 Planar 공정에서 이뤄지는 Source/drain 공정은 아래와 같습니다

기존에 Planar 공정에서는 Epitaxy 성장은 하지 않고,

Si 기판에서 P+, N+ 도핑을 하고

실리사이드 공정을 하고, Contact을 연결합니다.

 

CMOS Process Flow - Doping

 

CMOS Process Flow - Silicide

 

CMOS Process Flow - Contact

 

그러면 이제 FINFET의 Source/Drain 공정에 대해서 한번 알아보도록 하겠습니다.

첫번쨰로 FIN을 만들고, Poly Gate를 증착합니다.

그 뒤로 Spacer를 만들어서 Source/Drain과 PC가 Short 나는 것을 막아줍니다

그 다음은 Source Drain을 Etch해주고

그 곳에 Epitaxy 성장으로 SiGe를 성장시켜 줍니다.

 

FINFET Process Flow - Source Drain

 

 

이제 부터 왜 Epitaxy 성장을 하는지 알아보도록 하겠습니다.

 

정답부터 말씀드리면 Channel의 Mobility를 Control 하기 위해서입니다!

 

그러면 어떻게 Mobility 를 컨트롤 할까요?

이것을 말하기 위해서는 일단 격자(lattice)에 대해서 알아야 합니다.

Si의 Lattice는 5.431A 이고, Ge의 Lattice는 5.646A인걸 알 수 있습니다.

이 4.1%의 차이로 SiGe는 격자가 서로 안맞게 됩니다

Si / SiGe Lattice

이렇게 Lattice가 mismatch 나는데 두 물질이 만나게 되면

서로의 격자를 맞추기 위해 스트레스를 받게 됩니다.

따라서 Si은 기존보다 더 Tensile Stress를 받게 되고

Channel 길이가 실제보다 더 작아지는 것 처럼 Hole의 mobility가 줄어들게 됩니다

 

Si/SiGe Lattice를 이용한 Strain

이러한 내용을 응용하면

PMOS에는 Compressive Stress를 주어 Hole의 Mobility를 증가시키고

NMOS에는 Tensile Stress를 주어 전자의 Mobility를 증가시킬 수 있습니다

 

실제 만드는 방법은 아래와 같이 Planar에서 엄청 복잡하게 만드는 방법도 있긴 합니다만

FINFET에서는 조금 더 쉬운 방법으로 만들 수 있다는 것 같은데

자세한 내용은 조금 더 찾아봐야 할 것 같습니다!

Tensile Compressive Stress

 

물론 이렇게 만드는게 공정이 더 비싸고, Ge의 함량이 많아질 경우에 Defect Source가 될 수 있다는 단점이 있지만

소자 특성에 가장 핵심적인 Mobility를 Epitaxy 성장을 통해 Control하는 기술은

정말 참신하고 매력적일 수 밖에 없는 것 같네요